10Gまでは近距離では登場しなかったFEC、400Gで必要が高まったGEARBOX。この二つの機構は関連して考える必要があります。

FECの種類

特に25G/100GのトランシーバーおよびDAC/AOCを扱うときにはFECの種類が複数あるので注意が必要です。

10Gは全てFEC OFF、400Gは全てFEC ONなのでシンプルです。

25G/100Gと400Gは両方ともRS(Read Solomon) FECですがブロック構成が異なります。

  DAC-S DAC AOC-S AOC SR(4,8) DR/FR1 LR(4,8)
10G   FEC OFF   FEC OFF FEC OFF   FEC OFF
25G FEC OFF RS(528, 514) FEC OFF RS(528, 514) RS(528, 514)   RS(528, 514)
100G   RS(528, 514)   RS(528, 514) RS(528, 514) RS(544, 514) FEC OFF
400G   RS(544, 514)   RS(544, 514) RS(544, 514)   RS(544, 514)

DACにはFC-FEC(BASE-R)もある。

GEARBOXの実装タイプ

LANEあたりのデータレートを変換するGEARBOXは、2:1、4:1など合成分離するLANE数の違いと実装されるのがHOST(スイッチ)側なのかトランシーバー側なのかに別れます。

Broadcom TomaHawk 3等の56G SerDes構成のファブリックを採用したイーサネットスイッチにQSFP28のポートを装備するにはスイッチ側に2:1のGEARBOXを搭載し56G x 2 を28G x 4に変換する必要があります。

HOSTとのインターフェースが56G x 8のQSFP-DDパッケージで100G x 4の400G FR4を実現するには、2:1のGEARBOXをトランシーバーに内蔵し56G x 8 を100G x 4に変換する必要があります。

QSFP28で100G FR1を実装するには4:1のGEARBOXを内蔵する必要があります。

QSFP28での100G DR/FR1の実装の課題

112G/LANEのSFP112であれば、100G DR/FR1のトランシーバーは単純に電気信号を光に変換するだけで、FECの処理はHOSTまかせ、LANE速度の変換機能も必要ありません。

56G/LANEのSFP56-DDの場合は、56G/LANEのFEC RS(544, 514)と100G DR/FRのFEC RS(544, 514)は同じブロック構成ですのでブロック構成も崩さずに多重するGEARBOXをトランシーバーに備えれば良い事になります。

QSFP28の場合は、28G/LANEのFEC ONはRS(528, 514)ですのでFECのブロック構成が100G DR/FR1とは異なります。トランシーバー内でFECを一度decodeして再encodeする方法も考えられますが28G/LANEはFEC OFFも選択可能ですのでHOST側はFEC OFFで情報を受け取りENCODE/DECONDEを一段行う実装の方が効率が良い事になります。

 

package mode GEARBOX FEC
QSFP28 100G FR1 4:1 GEARBOX(MEDIA)
SFP56-DD 100G FR1 2:1 HOST
SFP112 100G FR1 NO HOST
QSFP-DD 400G FR4 2:1 HOST
QSFP112 400G FR4 NO HOST

 

FEC表記の種類

IEEE 802.3bj 表記の種類
clause 74 FC-FEC, Fire-Code FEC, BASE-FEC, KR FEC
clause 91 RS-FEC, RS(528, 514), Read Solomon FEC, KR4
clause 119
RS(544, 514), KP4
RS(n, k)
t=(n-k)/2
n=k+2t
n=528, k=514、1 symbol = 10bit : 5140(20*257) bit + 140 bit, 1block size 5280 bit
n=544, k=514、1 symbol = 10bit : 5140(20*257) bit + 300 bit, 1block size 5440 bit

二つのRS-FEC

100G SR4/CWDM4はRS(528, 514)

100G DR, 400G DR4/FR4はRS(544, 514)

  BASE-R RS(528, 514) RS(544, 514) RS(272, 258)
block長 2112 bit 5280 bit 5440 bit 2720 bit
代表的実装遅延25G 80 ns 150 ns 158ns  
代表的実装遅延50G     70 ns  
block time   51.2 ns 51.2 ns 18. ns
最低理論遅延 26.57 ns 87 ns 112  ns  
最低BER 1E-08 5E-05 2.4E-04 9.9E-05
OVERHEAD
2080 + 32
1.5%
5140+140
2.7%
5140+300
5.8%
2580+140
5.8%
GAIN 2.5 dB 5.7 dB 6.9 dB  

RS(273, 258)は25 Gigabit Ethernet Consortium"から提案されているLL(Low Latency)FEC

(LANE速度差、LANE合成遅延などを反映しないとこの表は正しくない、要改定)

I2Cによるトランシーバー内蔵FECの制御

SFF-8636 Rev 2.10(September 18, 2019)にFECの状態確認及び制御のbitが追加されています。しかし、2022年3月現在この制御が可能なイーサネットスイッチは知りません。

Added advertising and controls for optional Controllable Host-side FEC support, and Controllable Media-side FEC support for modules with FEC inside the module. Advertising bits at Page 03h, byte 227, bits 7-6. Controls at Page 03h, byte 230, bits 7-6.

6.6.3 Optional Channel Controls (Page 03h, Bytes 230-241)

byte 230 name description
bit 7 Host-Side FEC enable Enables host-side FEC termination on the Tx electrical inputs and host-side FEC generation on the Rx electrical
outputs. 0b = disable, 1b = enable. Default = 0.
bit 6 Media-Side FEC enable Enables media-side FEC generation on the Tx outputs and media-side FEC termination on the Rx inputs. 0b =
enable, 1b = disable. Default = 0.

 

CFP/CFP2のFEC実装

インターネットの検索機能は偉大ですが、時系列の情報。その資料が書かれた時期の状況の把握が難しい欠点があります。光トランシーバーに関する情報でも、2022年現在ではQSFP28もしくはQSFP-DDパッケージが主流ですが。2010年頃はCFPパッケージが主流でした。

CFPもしくはCFP2での100G SR4の実装はトランシーバー内にFECを実装しています。そして、I2Cによる制御によりFEC機能のON/OFFが可能です。

 

OIF 400ZR FEC(CFEC)

400Gの40km仕様、400GBASE-ER8はRS(544,528) FECですがそれを超える長距離は異なります。波長多重の運用を前提にしている一波長400Gの400ZRが使用されるでしょう。この場合はトランシーバー内蔵FECとなります。QSFP28とは異なりQSFP-DDではHOST間でのFEC OFFが有りませんのでFECのDECODE-GEARBOX-ENDOCE処理となり消費電力も遅延も大きくなります。

消費電力をQSFP-DDの規定値に収めるため、光出力は低く外部にアンプを接続する前提となる仕様になります。

  Hamming(128,119)
Latency 4μs
OVERHEAD 14.8%
GAIN 10.8dB

400G ZR+ QSFP-DDを100Gで運用するときHOST間のFEC OFFにするのかは不明。

10GBASE-T LDPC

16 level PAM, 128-DSQ LDPC(2048, 1723)

   
Latency 2.5 μs
OverHead 26.2%
GAIN 10dB

 


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