トランシーバーを正しく認識し、光レベルも正しく所得出来、リンクも正常に維持できてもフレームエラー(FCS)が多い事があります。

顧客の多くは光側の特性の問題ではないかと考える様ですが、過去数年の実績ベースではその反対側。スイッチファブリックとトランシーバーの間の電気的伝送路の特性の問題である事が多いです。

100GのQSFP28の場合、25G BAUD NRZの信号がファブリックチップから4本フロントパネルのソケットまで配線されています(CAUI-4)。この配線距離は位置によっても異なりますが20cm弱と25GHzを超える”高周波”にとっては決して安易な路ではありません。

同じファブリックチップを搭載していても各社の基盤のデザインが異なるため特性もそれぞれです。

この部分の”整合”をとってくれるのがequalizerです。

SFF-8636でオプションとして定義されている制御機能

volatile(揮発性)領域なので電源か切られたら保持されない。

CDR(re timer)

(Clock Data Recovery),ジッタ抑制。送信受信両方。ON/OFF制御。

Tx Input Equalizer

機器から受け取った信号を送信レーザーに渡す前に成形。

Auto Adaptive / Fixed Programmable / Maximum Magnitude

Rx Output Emphasis

受信素子から受け取った信号を機器に送る時に増幅。

Rate Select

トランシーバーは外部クロック同期だがその範囲の最適化指示をする。

version 2の場合、12Gbps以下、24Gbps以下、26Gbps以下、それ以上。

Initialization Process in fixed programmable CTLE mode

: In manual CTLE mode, we recommend that the host follow the initialization sequence described below:

1. Host board is powered on and initialized. The QSFP28 module may or may not already be plugged into the host board. Host should implement low power mode (LPMode pin 31, active High)and hold the module in reset (RESETL pin 9 active low)

2. The host PHY is enabled and configured to the settings that meet the host compliance point TP1.

3. Host brings up the MAC/PCS interface, and CAUI-4 idle packets are transmitted.

4. If not already present in step 1, the QSFP28 module is hot plugged into host.

5. The host releases RESET, and allows 2 seconds for the module to be ready to communicate over the I2C.

6. QSFP28 module is held in Tx disable state by setting Byte 86 to value 0x0F

7. The module ID EEPROM is read and the host configures to the appropriate settings. Host can re-configure the CTLE setting if required.

8. The host releases LPMode pin and releases Tx Disable, the module goes to high power state. Both QSFP28 LR4 and CWDM4 are configured as cooled devices, so the module ready time including TEC stabilization time is a maximum of 5 seconds.

9. Once the optical connections are implemented, the host physical layer link indicator should be asserted.

10. Host will need to read Page 0 byte 2 to clear the latched interrupt state. Interrupt pin 28 will go to high logic state.

11. The MAC/PCS interface can start transmitting data.


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