2022年2月28日追記

QSFP28での100G FR1 FEC処理

100G Lambda MSAの100G-FR1 specificationsにはHOST FECと記述されていますがこれは、HOSTへのインターフェースが100Gの場合(SFP112)です。QSP28の場合はRS-FECのblock構成がRS(528,518)であり100G DR/FR1及び400G DR4で要求されるRS(544,518)とは異なります。GEARBOXで100Gに合成後RS(544,518)処理を行います、つまりモジュール内にFECの処理機能を備える必要があります。

その場合スイッチ側(HOST側)のFECの設定は無効にします。

QSFP-DDの400G DR4/FR4もトランシーバー内にGEARBOXを備えていますが、こちらはFEC block構成の変更が必要ありませんので2対1の合成後FEC処理は行いません。QSFP-DDのHOST側の仕様ではFEC OFFが有りませんのでFECのDECODE/ENCODEが繰り返されない工夫がされています。

測定器などでFEC無しのBER測定が必要な時の為に、内蔵のFEC機能を制御するbitが新しく定義されています。

(SFF-8636 Rev 2.10 September 18,2019で page 03 byte 230に制御bitが追加)

100G ER(100G-LR1-20/100G-ER1-30,100G-ER1-40)

Rev 1.1 June 29,2021

IEEE仕様

IEEE802,3cd : 100GBASE-DR

IEEE802.3cu : 100GBASE-FR1 / 100GBASE-LR1

2018年原文

 2018年3月現在で2芯のシングルモードファイバーを使用して2km以下の中距離の伝送が可能で一番コストが安いのは100G CWDM4です。更に距離を限定してコストを落としたCWDM4-OCPもあります。

OFC2018で注目されているのが同じケーブルを使用す100Gシリアル、100G Lambdaと呼ばれるトランシーバーです。400G DR4の1波と同等なので100G DRと呼ぶベンダーと100G Lambda MSA準拠の表記を使うベンダーが居ました。

コスト的には、レーザーが4個から1個に減るので大幅に削減できるのでは無いかと言われて居ますが、複数のベンダーブースで聞いたところそれほど積極的な反応ではありませんでした。現状では50G PAM4変調が可能なのは高価なEMLレーザーを使用しなくてはいけない事、PAM4の部品および生産および出荷検査に必要な環境に投資が必要な事が有るとのこと。

PAM4の部品コストは時間と共に低下するでしょうし、PAM4の試験環境も同様に低下が期待できます。問題は、EMLレーザーが必要な限りDML x 4のCWDM4に対してそれほどコスト差が出せそうに無い事にあります。

CWDM4-vs-LR1.png

(*Source: Datacom Optical Components Forecast Report, 2016 - 2022 – Ovum | 2017)

この市場予測では100G LRが伸びてくるのはだいぶ先になっています。

そしてCWDM4の出荷数が伸びてきてコストが一段と低下している事も影響します。400G DR4と部品の共通性もありますので100G DRも量産によりコスト効果は期待できますが2018年中では二桁以上の数の差があります。

コスト面以外では、1波の方がパワーメーターで簡単に光レベルが測定できますしファイバーの特性がよい波長だけを使っている安心感も有るので`100Gシリアルに期待する運用者も多いのです。MUX/DEMUXでそれぞれ2db程度のlossがありますので合計4dbこれも大きな値です。

100G Lambda MSAを推進している理由は、400G FR4/LR4共通技術を使用する100G FRの数が奥生産されることによって、400G FR4/LR4にコストが下がることに重みがあるように感じます。

CWDM4 vs 100G FR/LR 比較表

  100G CWDM4 100G FR 100G LR1

100G LR1-20

100G ER1-30 100G ER1-40
距離 2km 2km 10km 20km 30km 40km
レーザー数 DML x 4 EML x 1 EML x 1      
変調速度 25G 50G 50G 50G 50G 50G
変調方式 NRZ PAM4 PAM4 PAM4 PAM4 PAM4
DWDMスプリッタ あり なし なし なし なし なし
消費電力 3.5W 4.5W 4.5W      
budget(dB) 8.0 7.7 10.2 9.8 15.0 18.0

 

400G DR4ブレイクアウト接続

2018年秋の段階ではこのように100G DR1の優位性は見えてきませんが、400G DR4のブレイクアウト接続の対向としてはニーズがありそうです。100G x 32ポートのスイッチに見られるように、大容量のファブリックチップを採用した場合低速のポート数を多数並べるのはレイアウト的にもコスト的にも不利なので、400G対応スイッチも低速接続はブレイクアウトを前提とした製品が多く登場すると見込まれます。

 

SERDESとの関係

SerDesとも表記するシリアルバスです。スイッチファブリックに接続するためのインターフェースで、Tomahawkは25G x 128、Tomahawk 3は50G x 256です。25Gを四つ束ねて100Gとしてつかえば100G x 32ポートスイッチに。50Gを8つ束ねて400G x 32ポートのスイッチとなるのです。

トランシーバーの内側の電気的インターフェースはこのSERDESから変換が少ない方が望ましいのは言うまでもありません。特に一つのSERDESを分割することは避けるべきです。その観点ではtomahawk 3を採用した場合は、100GBASE-LR4の様に25G x 4のトランシーバーを接続するのに50G x 2ではなく、50Gの能力はあるポートを25Gに減速設定して25G x 4にするのが回路的には楽です。

つまり、Tomahawk 3の能力をフルに生かした100Gポートのスイッチを作る場合は、100Gでダブルもしくはシングルレーンの伝送モードが望ましい事になります。

これが、100Gシリアルの伝送モードが望まれる一つの理由です。100G x 128ポートと言うと、backpackと同じポート数になります。

逆な考え方をすると、25G x 256 SERDESのtomahawk 2の方が100G LR4/CWDM4/PSM4が主流の状況では100Gスイッチに使いやすく。tomahawk 3は50G/400Gを主軸としたSFP56/QSFP56-DDインターフェース製品にしか使えないと言えます。

OFC2018のセッションではbroadcomは2019年には100G SERDESのファブリックチップが登場するだろうとの発言もありました。その場合はトランシーバーパッケージの電気的インターフェースも新たに考えなければなりませんが、光の伝送方式としては100G-DR/FRは適していますので長期的には寿命が長いとも言えます。

Rev情報とFEC制御機能の不一致

Rev 2.10から内蔵FEC制御が定義されましたが、実装されているRev番号を示す Revision Compliance (Page 00h Byte 1)は08hの時に2.8/2.9/2.10示すとされていて2.10以前と区別することが出来ません。

他にもRev 2.10では追加仕様があるので、機器側では扱いに困る仕様に思えます。

  追加仕様
Rev 2.9 supplay voltage monitor indicate
Rev 2.10 power class 8(over 5.0W),Media side FEC

 

Links

http://100glambda.com/

AOIの100Gbps PAM4 DMLのアナウンス

http://ao-inc.com/news-events/applied-optoelectronics-announces-100-gbps-per-lambda-pam4-directly-modulat


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